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# BMM_Theory 软件架构
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## 1. 分层视图
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│ CLI (__main__.py) recommend / evaluate 两种模式 │
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│ 应用层 │
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│ ├─ router.BranchRouter case -> 分支决策 + 方案 + 时延 │
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│ └─ evaluator.PlanEvaluator (case, 方案) -> 校验 + 时延 │
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│ 分支层 (branches/) —— 每个分支一个文件, 三个接口 │
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│ ├─ merge_batch.py MergeBatchBranch │
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│ ├─ iter_batch.py IterBatchBranch │
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│ ├─ (asw_basic.py 待迭代) │
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│ └─ (stream_k.py 待迭代) │
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│ 统一接口: check_conditions / make_plan / evaluate │
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│ 模型层 │
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│ ├─ models.py BmmCase / ImplPlan / HardwareTiming │
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│ └─ timing.py MTE2 / MMAD / Fixpipe / Reduce 时延引擎 │
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│ 硬件层 (hardware/) │
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│ └─ ascend950pr.py NpuSpec 参数表 (换芯片只换这份) │
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│ IO 层 (io_csv.py) case/plan/result 的 csv 读写 │
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## 2. 两种工作模式的数据流
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**模式 1: 方案推荐 (recommend)**
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cases.csv ──> load_cases ──> BranchRouter.route(case)
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│ 决策树: 前置归约 -> B>=C? -> IterBatch/MergeBatch 仲裁
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ImplPlan (标准结构体) + HardwareTiming
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result.csv (case + plan_* + 时延 + 瓶颈 + 建议)
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plans.csv (纯方案表, 可作模式 2 输入)
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**模式 2: 方案评估 (evaluate)**
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cases.csv + plans.csv ──> PlanEvaluator.evaluate(case, plan)
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│ 1. 硬件约束校验 (L0C/L0A/L0B/L1 容量, dValue, 核数)
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│ 2. 按方案分支调用对应时延模型
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│ 3. 瓶颈分析 + 优化建议
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eval.csv (feasible / violations / 时延 / advice)
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## 3. 关键设计决策
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### 3.1 ImplPlan 是系统的"通用货币"
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推荐模式的输出与评估模式的输入共用同一个结构体 `ImplPlan`（`models.py`），字段分四组：
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| 组 | 字段 | 说明 |
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| 分支与核间切分 | branch, used_core_num, split_b, m_cnt, n_cnt, grid_k, core_map | 第一性问题: 核间怎么分 B/M/N/K |
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| 核内 tiling | b_core, merge_b0, single_core_m/n/k, k_l1, b_l1, l1_form, base_m/n/k | 第二性问题: 核内 tile |
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| Cache 策略 | l2_policy_in, l2_policy_out, swizzle_w, workspace_bytes | L2 驻留/直写、滑窗 |
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| 流水策略 | tail_strategy, fixpipe_unitflag, out_dtype_bytes | 尾轮 A0/A1a/A1b/方案B、unitflag |
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`to_row()` / `from_row()` 负责与 csv 的双向转换，字段名即 csv 列名。
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### 3.2 分支 = 自包含插件
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每个分支类实现三个方法：
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```python
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class Branch:
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def check_conditions(case) -> list[ConditionCheck] # 逐条进入条件判定 (可解释)
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def make_plan(case) -> ImplPlan # 理论最优方案生成
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def evaluate(case, plan) -> HardwareTiming # 时延评估
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新增分支 = 在 `branches/` 下加一个文件 + 在 `router.py` 注册。互不依赖，可独立迭代。
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### 3.3 硬件参数与逻辑分离
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`hardware/ascend950pr.py` 的 `NpuSpec` 集中所有芯片常数（核数/算力/各级容量/带宽/搬移效率经验值/T_cmd）。所有分支通过 `self.spec` 取参数——换芯片时新增一份参数表即可，分支逻辑零改动。
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### 3.4 时延引擎统一在 timing.py
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分支不各自造轮子，统一调用 `timing.py` 的四个函数：
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- `eval_mte2(move)` —— GM/L2 两段搬入 + DMA 命令开销
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- `eval_mmad(flops)` —— Cube 计算
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- `eval_fixpipe(bytes, to_l2)` —— 搬出（直写 GM 或驻留 L2）
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- `eval_streamk_reduce(...)` —— StreamK 归约（部分和 4B 驻留 L2、AIV 求和）
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`assemble_timing(...)` 汇总并判瓶颈。带宽模型：每核独立 DMA 引擎、带宽按核数配平（尾轮文档 §2.4），活跃核数 < C 时聚合带宽按比例下降。
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## 4. 扩展指南（后续迭代）
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1. **接 ASW_Basic**: 新建 `branches/asw_basic.py`，实现三接口；进入条件 P = B·MN·4B/L0C ≥ C；方案含 BaseM/N → SingleCoreM/N → mCnt/nCnt → swizzle W → L2 分组 → 尾轮策略（A1b 为基准，v1.5 判定流程）；在 `router.py` 兜底分支注册。
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2. **接 StreamK**: 进入条件 P ≤ C/2 + K 阈值 θ_c≈12；时延加 `eval_streamk_reduce`；workspace 按 4B·部分和计。
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3. **换芯片**: 复制 `hardware/ascend950pr.py` 改常数，`NpuSpec` 接口不变。
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4. **标定 T_cmd**: 当前取 50ns 估计值，实测后改 `t_cmd_ns` 一处即可。
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